DDR6 内存标准进入最终审议阶段：时序和电压成为争论焦点

DDR6标准因JEDEC在tRCD/tRP时序、VDD/VDDQ供电架构及子通道使能机制三大核心参数上未达成一致而推迟发布：三星与美光就18vs22周期延迟博弈；SK海力士与英特尔争执双轨vs单轨供电；AMD与服务器厂商分歧于SPD软配置与硬件引脚硬编码。

如果您关注下一代桌面与服务器内存标准的进展，却发现DDR6规范迟迟未正式发布，则可能是由于JEDEC内部在关键电气参数上尚未达成一致。以下是当前围绕DDR6标准最终审议阶段的核心争议点：

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一、时序参数分歧：tRCD与tRP值设定悬而未决

DDR6标准中读写延迟的关键时序参数tRCD（行地址到列地址延迟）和tRP（行预充电时间）正面临不同厂商的技术路线博弈。三星主张将基础tRCD/tRP压缩至18周期以匹配高带宽目标，而美光则提出22周期方案以保障多通道信号完整性。

1、JEDEC工作组已对tRCD在16–24周期区间开展三轮*验证。

2、各厂商提交的实测数据表明，在18周期下高频8800MT/s运行时，32GB单条模组误码率上升至10⁻¹⁵量级。

3、目前草案保留tRCD/tRP可配置选项，允许平台厂商通过SPD5扩展区写入自定义值。

二、VDD/VDDQ电压架构争议：单轨还是双轨供电

DDR6拟引入更激进的电压分级策略，但VDD（核心电压）与VDDQ（I/O电压）是否强制分离为独立供电轨存在根本分歧。SK海力士坚持双轨设计以支持动态DVFSL调节，英特尔则推动单轨简化主板布线。

1、现行DDR5采用统一1.1V VDD/VDDQ，而DDR6草案初版要求VDD降至1.0V、VDDQ维持1.1V。

2、双轨方案需主板增加第二路PMIC，导致DIMM插槽BOM成本上升约1.8美元/插槽。

3、JEDEC测试显示，单轨1.05V方案在12800MT/s下眼图高度衰减达23%，超出JESD22-B117A可靠性阈值。

三、子通道使能机制冲突：硬件强制还是固件协商

为实现4x24位子通道架构，DDR6需定义子通道激活方式。当前存在物理引脚硬编码与SPD寄存器软配置两种路径，直接影响内存初始化流程兼容性。

1、AMD系平台倾向复用现有DDR5 SPD区域，通过新增Byte 217–219定义子通道掩码。

2、服务器厂商要求增加专用SUBCH_EN引脚，确保冷启动时子通道状态可预测。

3、JEDEC临时决议要求所有DDR6模组必须同时支持两种使能模式，但未明确优先级判定逻辑。